Tilera、グリッド型64コア・プロセッサを発表――「コア数の増大だけではパフォーマンス向上に限界がある」
Hot Chipsは、半導体業界のベンダー幹部および研究者が集まり、半導体開発の現状と将来を討論するシンポジウムである。19回目となる今年は、26のプロジェクトのプレゼンテーションが行われ、参加登録者数は過去最高の600人に達している。
Hot Chipsの総議長を務めるジョン・セル氏は、「このシンポジウムは、マーケティングよりも技術的な内容に重点が置かれ、“良質な”プレゼンテーションが行われている」とコメントしている。
Tileraが発表したTILE64は、インテリジェント・ネットワーキング機器や、デジタル・メディア配信機器用の組み込みプロセッサとして設計されている。同社の創始者であり、CTO（最高技術責任者）も兼任するアナン・アグラワル氏によると、すでにTILE64は米国3Comなどのネットワーク機器ベンダーや、米国コーディアン、米国ゴーバックTVなどのビデオ・ネットワーク機器ベンダーに出荷されているという。
大手半導体ベンダーは現在、コア数を1から2（デュアル）、さらに4（クアッド）と増加させることで、プロセッサのパフォーマンス向上を図っている。しかしアグラワル氏は、こうしたコア数の増大だけでパフォーマンスを向上させる手法は、限界があると指摘する。
従来のプロセッサは、中央バス（ハブ）を介してチップセットとの信号の送受信が行われる。アグラワル氏はこの構造について、「古い欧州の都市で、すべての道が街の中心部に通じているようなものだ」と述べたうえで、「Tileraのグリッド型プロセッサは、現代の都市に見られるような、格子状の多数の街路が経路としてプロセッサ上に形成されている」と説明する。
TILE64は、横に並べた8個のタイルを、縦に8列並べた構造になっている。各タイルは、データを隣接するタイルに移すスイッチをそれぞれ搭載している。こうしたグリッド型チップ・アーキテクチャを採用したプロセッサは、データが中央バスを通過することによって発生する「トラフィック渋滞」がなく、データ・パケットの移動が、よりスムーズになるという。
グリッド型プロセッサの開発は、米国Intelも「Tera-scale Computing Research Program」の一環として取り組んでいるが、アグラワル氏は「業界最大手のIntelよりも、われわれのほうが先行している」と強調した。
半導体調査会社の米国インサイト64でアナリストを務めるネーサン・ブルックウッド氏は、「Tileraのグリッド型プロセッサ技術は、Hot Chips 19で紹介される他社の技術よりも実用的な価値は高そうだが、現時点では利用される分野が、限定されるのではないか」と指摘する。
ブルックウッド氏はアグラワル氏が紹介した例を引用し、「2つの大通りが交差しているだけの小さな町では、2コアか4コアのプロセッサで十分だが、小さな町が大都市に発展すれば、当然トラフィックも増えてくる。グリッド型プロセッサは、“交通信号”が適切なタイミングで制御されれば、トラフィックの渋滞も迂回できるはずだ」と、将来的には有力な技術になるという見解を示した。
(ロバート・マリンズ／IDG News Service サンフランシスコ支局)
米国Tilera
http://www.tilera.com/
提供：Computerworld.jp
